치열해지는 파운드리 ‘나노 경쟁’…TSMCㆍ삼성전자 초접전

▲삼성전자 평택캠퍼스 전경 (사진제공=삼성전자)

반도체 선단 공정 경쟁이 치열해지면서 삼성전자는 3나노(㎚ㆍ1㎚는 10억 분의 1m) 공정 안정화로 내실 다지기에 속도를 내고 있다. 2나노 이하 공정의 본격 경쟁을 위한 포석 마련으로 풀이된다.

16일 업계에 따르면 삼성전자 파운드리(반도체 위탁 생산) 사업부는 차세대 공정인 3나노 칩셋의 수율 안정화에 성공했다. 최근 3나노 공정 수율이 안정화 됐다는 보고가 최고경영진 및 이사회에 보고된 것으로 알려졌다. 올해 상반기 내 세계 최초 ‘3나노 1세대’ 양산 목표가 실현될 것으로 관측된다.

앞서 삼성전자는 1분기 실적발표 콘퍼런스콜에서 “5나노 공정은 성숙 수율 단계로 접어들었으며 4나노 공정 또한 안정화 단계다”며 “3나노 공정은 첨단 공정 개발 체계 개선을 통해 안정화를 추진하고 있다”고 밝힌 바 있다.

삼성전자는 올해 상반기 GAA(Gate-All-Around) 기술을 적용한 ‘3나노 1세대’를, 2023년에는 ‘3나노 2세대’ 양산에 돌입할 예정이다. 반면 대만 TSMC는 3나노에서 기존 핀펫 방식을 유지하고 있으며 몇 차례 양산 시점이 지연되다 올 하반기 양산을 목표로 한다.

업계에서는 TSMC가 삼성의 GAA 기반 3나노 성공 여부를 보고 GAA를 도입할 것으로 보고 있다. 또 TSMC는 최근 1.4나노 공정 개발 계획을 발표하며 후발주자와 격차 벌리기에 나서는 중이다.

이런 상황에서 삼성전자는 2나노 이하 공정 개발 및 투자를 지속하면서 3나노에서 한발 앞서 경쟁우위를 점하겠다는 전략이다.

반도체 업계 한 관계자는 “2나노도 확실치 않은 상황에서 TSMC의 1.4나노 계획 발표는 너무 먼 미래의 이야기”라며 “삼성전자는 올해 양산을 앞둔 3나노에 주력하고 있으며 더불어 2나노 공정과 기존 레거시 제품에도 골고루 투자를 이어가고 있다”고 밝혔다.

이어 “삼성전자가 3나노 양산 단계 들어간 만큼 곧 안정 곡선에 들어갈 것으로 보인다”면서 “3나노에서 안정적 수율과 함께 가격 경쟁력을 갖춘다면 시장에서 충분한 경쟁 우위를 점할 것으로 전망한다”고 덧붙였다.

이어 박재근 한국반도체디스플레이기술학회장(한양대 융합전자공학부 교수)은 “TSMC가 1.4나노를 발표했다고 해서 다 따라 할 수는 없다”며 “지금 급한 것은 삼성전자가 3나노와 4나노 공정에서 집중하는 것”이라고 설명했다.

▲TSMC 로고 (로이터연합뉴스)

TSMC의 1.4나노 양산 시점은 2027~2028년으로 예상되며 2나노는 삼성전자와 같은 2025년 양산에 돌입할 계획이다. 또 지난해 IBM이 2나노 시제품을 선보였으며 이어 인텔이 3나노를 건너뛰고 2024년 이내에 2나노와 1.8나노 공정에 진입할 예정이다.

미국과 일본 정부도 함께 최첨단 2나노 칩 생산을 위한 협력에 합의하면서 2나노 이하 미세 공정 초접전도 벌어질 전망이다.

일각에서는 초미세공정에서 경쟁력을 갖기 위해서는 인수합병(M&A)은 물론 국가적 지원 또한 절실하다고 입을 모은다.

미국 정부는 ‘반도체 공급망 재편’을 위한 전폭적 지원을 아끼지 않고 있으며 일본도 옛 명성을 되찾기 위해 시동을 걸고 있다. TSMC 또 대만 정부로부터 금융ㆍ세제ㆍ인력 등 모든 부문에서 지원을 받고 있다.

업계 관계자는 “선단 공정이 치열해지는 상황에서 메모리뿐 아니라 파운드리, 시스템LSI(시스템 반도체 개발 사업부) 등과 관련된 업체들과의 M&A를 통해 경쟁력을 높일 수 있다”면서 “기업의 노력뿐 아니라 세제 혜택과 반도체 인재 육성 등에 정부 지원 또한 시급하다”고 제언했다.